三态门

FPGA/CPLD/ verilog HDL 专栏收录该内容
3 篇文章 0 订阅

                                 三态门实现 

原理: en = 1; out = in ; en = 0 out = 高阻
代码: verilog HDL 
module  tri_2(out,in, en);
output  out;
input in, en;
assign out = en?in :'bz;
endmodule

 仿真:基于MAXPLUS II


下面是3 8 译码器 要注意的是需要 寄存器 reg
代码:
module  decoder3_8(out , in);
output [7:0] out;
input [2:0] in;

reg [7:0] out;
always@(in)
begin 
   case(in)
      3'd0:  out = 8'b11111110;
      3'd1:  out = 8'b11111101;
      3'd2:  out = 8'b11111011;
      3'd3:  out = 8'b11110111;
      3'd4:  out = 8'b11101111;
      3'd5:  out = 8'b11011111;
      3'd6:  out = 8'b10111111;
      3'd7:  out = 8'b01111111;

   endcase
end
endmodule

仿真:





  • 0
    点赞
  • 0
    评论
  • 0
    收藏
  • 一键三连
    一键三连
  • 扫一扫,分享海报

相关推荐
©️2020 CSDN 皮肤主题: Age of Ai 设计师:meimeiellie 返回首页
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、C币套餐、付费专栏及课程。

余额充值